本技术涉及一种芯粒集成后道工艺残余应力对晶体管器件性能影响的虚拟化测试与系统-工艺协同优化方法。该方法基于芯粒集成后道工艺仿真和量子输运方程,深入研究芯粒集成后道工艺中的残余应力对晶体管性能的影响,并提出相应的优化策略。
背景技术
混合键合因其更高的互连密度、更低的功耗和更好的信号完整性等独特优势,近年来在2.5D/3D集成电路/芯片中引起了极大的关注。2022年,AMD和Intel分别采用混合键合技术将内存以垂直堆叠方式或通过多芯片互连桥(EMIB)集成到计算芯片中,显著提高了内存带宽并降低了延迟,产品分别命名为Ryzen 75800X3D和Ponte Vecchio。
目前,大多数研究集中在提高混合键合的有效性和可靠性上,包括增加Cu柱密度、降低键合温度和减少应力迁移[K.Lee et al.,"Novel Hybrid Bonding TechnologyUsing Ultra-High Density Cu Nano-Pillar for Exascale 2.5D/3D Integration,"IEEE Electron Device Letter,2016].
然而,虽然通过工艺优化可以显著减少Cu中空洞等可见损伤,但在混合键合的最终退火和冷却步骤中,应力仍然会被引入到芯片中,这会通过改变半导体的能带结构引起电流密度、Y参数和栅极电容等晶体管器件特性的变化,进一步影响处理器的性能。
另一方面,FinFET被广泛用于商用高性能处理器中的逻辑计算,因为其三维沟道结构比平面MOSFET可以更好地抑制短沟道效应。由于FinFET尺寸极小,量子效应非常显著,不容忽视,比如量子限制和源极-漏极隧穿。而非平衡格林函数方法[S.Datta,Quantumtransport:atom to transistor.Cambridge university press,2005.]可以提供一个通用而严格的框架来捕捉FinFET中的这些量子效应,并对FinFET性能进行准确的评估。
然而,目前很少有研究调查混合键合工艺引起的应力对芯片中FinFET量子传输的影响,这对于3D集成电路的性能评估和进一步的系统技术协同优化是必要的。
本发明基于芯粒集成后道工艺建模计算方法与量子输运非平衡格林函数方法,通过计算芯粒集成后道工艺残余应力并将其与非平衡格林函数结合,给出了一种芯粒集成后道工艺残余应力影响晶体管器件性能的虚拟化测试与系统-工艺协同优化方法。
实现思路