本申请涉及一种SRAM的存内乘法运算电路和模块、SRAM和电子设备,其中,该存内乘法运算电路包括存储部分和加权部分,存储部分包括八个存储单元,每个存储单元具有模拟量输入端和模拟量输出端且用于存储单比特权重,每个存储单元在自身存储的单比特权重为1时导通模拟量输入端和模拟量输出端以及在自身存储的单比特权重为0时断开模拟量输入端和模拟量输出端;加权部分包括第一电容、第二电容、第三电容、第四电容、第五电容、第六电容、第七电容、第八电容、第九电容、第十电容和第十一电容。所采用电容的数量和总容值均更少,降低了电路面积开销,解决了目前基于电荷域的SRAM的存内乘法运算电路的面积开销较大的问题。
背景技术
存内计算技术突破了传统冯·诺依曼架构的“存储墙”问题,其核心优势在于能直接在存储器内部进行计算操作。这一创新减少了存储和计算单元之间的传输瓶颈,提高了计算效率,并为人工智能和视觉识别等领域带来了新的发展机遇。随着技术的进步,存内计算在相关应用中发展迅速,科研界对其性能要求也日益提高。
对于高精度的模拟量加权存内乘法计算,目前基于电荷域的SRAM(静态随机存取存储器)的存内乘法运算电路还需要依靠大量电容组合来实现,则大幅增加了电路面积开销。
实现思路