本技术提供一种集成大型IP核的FPGA芯片的时序计算方法,该方法包括:获取所述IP模块的多个端口的端口信息,其中,IP模块的每一个端口与FPGA系统的绕线模块耦合在一起;根据获取的端口信息确定IP模块的每一个端口的绕线坐标,并将每一个端口的绕线坐标保存为数据文件;对所述多个端口中的每一个端口,根据该端口的绕线坐标计算该端口与其他逻辑资源模块相连的时延信息。有效提高了FPGA芯片的时延计算的准确度,减少误差,进而有效保证了IP与FPGA芯片集成以后的性能。
背景技术
当FPGA系统中集成的IP比较大时,IP有多个端口需要和FPGA的其他逻辑单元连接。其中IP的多个端口与其他逻辑单元之间的连接是通过XBAR(绕线模块)来实现的。XBAR可以理解为FPGA内部的连线资源。由于,在现有的软件架构中,一个IP对应的坐标只有一个,取到对应的XBAR坐标也只有一个。当IP对应的XBAR只有一个时,在计算IP与FPGA其他逻辑单元的时延时,计算的结果会存在较大的误差。
实现思路