本技术属于DDR测试技术领域,其目的在于提供一种DDR测试系统及方法。本发明基于主控模块通过编码的方式生成DDR测试指令,在对被测DDR进行测试时,可通过指令译码控制模块对所述DDR测试指令进行译码,得到所述DDR测试指令中的所有分测试指令,最后通过DDR控制模块将所有分测试指令转换为符合指定接口协议的控制信号,并通过所述DDR物理层对被测DDR进行测试操作。在此过程中,由于DDR测试指令通过编码的方式生成,相比于传统技术中内存控制器直接基于CPU的读写操作指令对被测DDR进行读写测试的方案,可实现对DDR JEDEC定义的各种时序参数的准确测量,进而可使得对被测DDR的控制更加精确和灵活,同时利于兼容各种类型DDR的测试,测试应用范围更广泛。
背景技术
DDR(Double Data Rage SDRAM,双倍速率同步动态随机存储器),是DDR SDRAM(synchronous dynamic random-access memory,同步动态随机存取内存)的一种,以低功耗和小体积著称,专门用于移动式电子产品。为验证DDR的性能和稳定性,以确保DDR产品质量,需要进行DDR测试。
但是,在使用现有技术过程中,发明人发现现有技术中至少存在如下问题:
现有技术中,DDR3、DDR4和LPDDR4的使用较多,DDR5和LPDDR5的使用比较少,使得目前市场上DDR测试的规格等级比较低,大多数只是支持DDR、DDR2、DDR3和DDR4的测试,而支持测试DDR5和LPDDR5的相关设备比较少,或者是没有。
此外,目前进行DDR测量时,通常采用如图1所示的现有技术实现,其中,内存控制器直接基于主控模块的读写操作指令,直接通过DDR物理层对被测DDR进行读写测试,由于DDR命令及各种时序参数都是由内存控制器直接确定,主控模块无法精确控制DDR读写时序行为,使得可测量的DDR相关参数有局限性,某些DDR JEDEC中定义的参数按照目前的测试手段无法进行精确测量,如无法精确地测量DDR JEDEC定义的DDR时序参数。
实现思路